Sistemas Digitales 2017

El principal objetivo de este prototipo es poder clasificar cajas de 2 diferentes tamaños y saber la cantidad de cada una de estas. Para la implementación del diseño se utilizara el lenguaje de programación VHDL, implementando una maquina de estados tipo Moore. A continuación una descripción de los elementos utilizados Para sistemas automatizados las FPGA brindan gran facilidad para su implementación, con la ayuda del  lenguaje VHDL y estructura esquemática Para el ingreso de señales de los sensores a la FPGA es un poco dispendioso hacer los diferentes tipos de acoples que se necesitan ya que esta reconoce como entrada de 1 logico el valor de 3.3 voltios.  Al momento de realizar el programa con en lenguaje VHDL se facilita el uso de diagrama esquemático el cual nos ayuda a identificar con facilidad en punto o parte se puede estar presentando algún problema. https://mega.nz/#!PkVW0Zob!-FSiCF2S2hHRPndvFz4ZTpUHpG8RbS1LysQ3h4EAcys

Implementación en código VHDL para visualizar una imagen en un monitor a través del puerto VGA de la FPGA.El código VHDL requiere un contador Horizontal y Uno Vertical, para poder llevar el electrón por el camino que pintara en la pantalla. Para desarrollar cada una de las imagines se utilizará la memoria ROM que será llena con los datos a mostrar. se implementaron 25 memorias ROM visualización  VGA pantalla ROM imagen a visualizar

Procesador de 4bit's y 4 instrucciones utilizando la metodología de lenguaje VDHL con máquinas de estados .Para esta implementacion se realiza la maquina de estados realiza por medio de un contador, el reloj se configura a una frecuencia de 0.5Hz para poder visualizar la operación que realiza la ALU.  El procesador  es capaz de realizar 4 operaciones en nuestro caso fueron (suma,resta ,not, and ) de cuatro bits. Codigo ALU Codigo Contador Codigo reloj Esquematico Procesador

se realiza implementacion  de una maquina de estado. la maquina de estados consiste en un  interruptor conmutable.

Se realiza implementación de un Public con display 16 segmentos, se implementa u reloj y un contador los cuales entran a la memoria ROM, la salida de la Memoria ROM es un vector de 8 bit, para poder ingresar este dato a nuestro decodificador alfanumérico, se realiza implementación  de un conversor paralelo serie y las salidas las ingresamos al conversor alfanumérico, el alfanumérico solo tiene seis entradas y nuestro conversor paralelo serie nos da ocho salidas los dos bits mas significativos los ingresamos a dos leds. Posición y dato en memoria ROM Conversor paralelo serie Esquematico Xilinx Evidencia entrega laboratorio.

Se realiza implementación de una memoria ROM, para esto se implementa adicionalmente un conversor paralelo serie para realizar esta implementación se utilizó el programa Xilin en lenguaje VHDL y se programó en tarjeta FPGA BASYS2 . El contador se realiza con flip-flops JK las salidas de los flip-flops JK se ingresan al conversor paralelo serie, el cual me entrega un vector que es el que reconoce la memoria ROM para identificar la posición en memoria, esta posición en memoria me entrega mi salida como un vector. Posición y dato en memoria ROM Código Conversor paralelo serie Esquematico Xilinx Evidencia entrega  laboratorio.

Se realiza diseño e implementación de un decodificador alfanumérico con display de 16 segmentos, el cual nos permite hacer una visualización de todo el alfabeto y los números del 0 al 9. Se utiliza un contador ascendente con flil-flops de 6 bits, utilizando como entrada de reloj un pulsador y otro para reiniciar el conteo, la salida de cada flip-flop va a una compuerta negadora ya que el decodificador detecta flacos de subida, de igual forma a la salida del decodificador se colocan compuertas negadoras ya que la salida son de lógica negada. Diseño de Visualización display 16 Segmentos Tabla de Diseño Diseño en Xilinx Evidencia entrega laboratorio #2